Intel, Synopsys и TSMC представили память с рекордной плотностью

Самый плотно упакованный блок SRAM этих двух компаний обеспечивает 38,1 мегабита на квадратный миллиметр, используя ячейку памяти площадью 0,021 квадратного микрона. Такая плотность обеспечивает прирост на 23 процента для Intel и на 12 процентов для TSMC. Несколько неожиданно, но в то же утро Synopsys представила конструкцию SRAM, которая обеспечивала такую же плотность при использовании транзисторов предыдущего поколения, но работала менее чем в два раза медленнее.

Это первое использование двумя компаниями новой архитектуры транзисторов, называемой нанолистами. (Samsung перешла на нанолисты на поколение раньше.) В предыдущих поколениях ток проходил через транзистор по каналу в форме ребра. Такая конструкция означает, что для увеличения силы тока, которую может пропускать транзистор, чтобы схемы могли работать быстрее или иметь более длинные межсоединения, необходимо добавить больше ребер. В устройствах с нанолистами отпадает необходимость в рёбрах, которые заменяются стопкой кремниевых лент. Важно отметить, что ширина этих нанолистов варьируется от устройства к устройству, поэтому силу тока можно увеличивать более гибким способом.

«Похоже, что нанолисты позволяют масштабировать SRAM лучше, чем в предыдущих поколениях», —говорит Джим Хэнди, главный аналитик консалтинговой фирмы по памяти Objective Analysis.

Ячейка SRAM хранит биты в схеме из шести транзисторов. Но транзисторы не идентичны, потому что к ним предъявляются разные требования. В ячейке на основе FinFET это может означать создание двух пар устройств с двумя выводами на каждом и двух оставшихся транзисторов с одним выводом на каждом.

Устройства с нанолистами обеспечивают “большую гибкость в зависимости от размера ячейки SRAM”, — говорит Цунг-Юнг Джонатан Чанг, старший директор TSMC и научный сотрудник IEEE. По его словам, среди транзисторов с нанолистами меньше непреднамеренных вариаций, что улучшает низковольтные характеристики SRAM.

Инженеры обеих компаний воспользовались гибкостью нанолистовых транзисторов. Для ранее использовавшихся устройств с двумя выводами, называемых транзисторами с подтягивающим и проходным затворами, нанолистовые устройства могли быть физически уже, чем два отдельных вывода, которые они заменяли. Но поскольку в стопке нанолистов в общей сложности больше площади кремния, она может пропускать больший ток. Для Intel это означало сокращение площади ячейки на 23%.

Компания Intel подробно описала две версии схемы памяти: с высокой плотностью и с высоким током, и в последней ещё больше преимуществ даёт гибкость нанолистов. В схемах FinFET транзисторы с проходным затвором и подтягивающие транзисторы имеют одинаковое количество рёбер, но нанолисты позволяют Intel делать подтягивающие транзисторы шире, чем транзисторы с проходным затвором, что приводит к снижению минимального рабочего напряжения.

Помимо нанолистовых транзисторов, Intel 18a также является первой технологией, включающей в себя сети подачи питания с обратной стороны. До 18a как межсоединения для подачи питания, которые обычно толстые, так и межсоединения для передачи сигналов, которые тоньше, располагались над кремнием. При подаче питания с обратной стороны межсоединения для подачи питания располагаются под кремнием, где они могут быть более крупными и менее устойчивыми к нагрузкам, обеспечивая питание схем через вертикальные соединения, проходящие через кремний. Эта схема также освобождает место для межсоединений для передачи сигналов.

Тем не менее, подвод питания с обратной стороны не помогает уменьшить саму битовую ячейку SRAM, сказал инженерам ISSCC Сяофэй Ван, ведущий технологический менеджер и менеджер Intel. На самом деле, использование обратной энергии внутри ячейки увеличило бы ее площадь на 10 процентов, сказал он. Поэтому вместо этого команда Intel ограничила его периферийными схемами и периметром массива битовых ячеек. В первом случае это помогло уменьшить количество схем, потому что инженеры смогли встроить ключевой конденсатор под ячейками SRAM.

TSMC пока не переходит на подвод питания с обратной стороны . Но она смогла извлечь полезные улучшения на уровне схем только из нанолистовых транзисторов. Благодаря гибкости транзистора инженеры TSMC смогли увеличить длину битовой линии, соединения, через которое элементы записываются и считываются. Более длинная битовая линия связывает больше ячеек SRAM и означает, что памяти требуется меньше периферийных цепей, что уменьшает общую площадь.

«Как правило, в течение некоторого времени разрядность составляла 256 бит, — говорит Чанг. — Для N2… мы можем увеличить её до 512. Это повысит плотность почти на 10 процентов».

Компания Synopsys, достигла примерно такой же плотности, как TSMC и Intel, но с использованием самой передовой на сегодняшний день технологии FinFET с размером 3 нанометра. Увеличение плотности компании произошло в основном за счет периферийных схем, которые управляют самим массивом SRAM, в частности, так называемой двухпроводной интерфейсной архитектурой в сочетании с преобразователем уровней расширенного диапазона.

Для экономии энергии, особенно в мобильных процессорах, разработчики начали использовать массив SRAM и периферийные схемы при разных напряжениях, объясняет Рахул Тукрал, старший директор по управлению продуктами в Synopsys. Это называется «двойное напряжение» и означает, что периферийные схемы могут работать при низком напряжении, когда это необходимо, в то время как битовые ячейки SRAM работают при более высоком напряжении, что снижает вероятность потери битов.

Но это означает, что напряжения, соответствующие единицам и нулям в ячейках SRAM, не совпадают с напряжениями на периферии. Поэтому разработчики используют схемы, называемые преобразователями уровней, для компенсации.

Новая технология Synopsys SRAM повышает плотность памяти за счёт размещения схем переключения уровней на границе с периферией, а не в глубине массива ячеек, а также за счёт уменьшения размеров схем. То, что компания называет «схемами переключения уровней с расширенным диапазоном», интегрирует в схему больше функций, при этом используются FinFET-транзисторы с меньшим количеством рёбер, что делает SRAM в целом более компактной.

Но, по словам Тукрала, плотность — не единственное преимущество. «Это позволяет значительно увеличить расстояние между двумя шинами», — говорит он, имея в виду напряжение битовых ячеек и напряжение периферии. Напряжение битовых ячеек может составлять от 540 милливольт до 1,4 вольта, а напряжение периферии может опускаться до 380 милливольт. По его словам, такая разница в напряжении позволяет SRAM работать эффективно, потребляя минимум энергии. «Когда вы снижаете напряжение до очень, очень низкого уровня… это значительно снижает энергопотребление, что очень нравится сегодняшнему миру искусственного интеллекта», — говорит он.

На вопрос о том, может ли аналогичная схема уменьшить размер SRAM в будущих технологиях нанолистов, Тукрал ответил: «Ответ — 100% да».

Хотя Synopsys удалось сравняться с TSMC и Intel по плотности, её разработка работала гораздо медленнее. Максимальная частота SRAM Synopsys составляла 2,3 гигагерца по сравнению с 4,2 гигагерцами у самой быстрой версии SRAM TSMC и 5,6 гигагерцами у Intel.

«Впечатляет то, что Synopsys может достичь такой же плотности на 3-нм техпроцессе, и это на частоте, которая будет актуальна для массового производства чипов на этом техпроцессе в долгосрочной перспективе, — говорит Иэн Катресс, главный аналитик More Than Moore. — Это также показывает, что техпроцессы редко бывают статичными, и по-прежнему появляются новые, более плотные конструкции для таких вещей, как SRAM».

 

Сообщение Intel, Synopsys и TSMC представили память с рекордной плотностью появились сначала на Время электроники.